MCS-80, MCS-85
Данная последовательность синхронизируется тремя
импульсами INTA. В течении первого на шине данных появляется
код операции CALL (CDh)
+D7-D6-D5-D4-D3-D2-D1-D0+
код CALL: 1 1 0 0 1 1 0 1
По второму импульсу INTA на шину освобождается
младшая часть адреса соответствующей рутины обслуживания.
При интервале=4 программируются биты 5-7, а 0-4
автоматически вставляются 8259A. При интервале=8
программируются только биты 6 и 7, а 0-5 вставляются
автоматически.
IR интервал = 4 IR интервал = 8
D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0
7 A7 A6 A5 1 1 1 0 0 7 A7 A6 1 1 1 0 0 0
6 A7 A6 A5 1 1 0 0 0 6 A7 A6 1 1 0 0 0 0
5 A7 A6 A5 1 0 1 0 0 5 A7 A6 1 0 1 0 0 0
4 A7 A6 A5 1 0 0 0 0 4 A7 A6 1 0 0 0 0 0
3 A7 A6 A5 0 1 1 0 0 3 A7 A6 0 1 1 0 0 0
2 A7 A6 A5 0 1 0 0 0 2 A7 A6 0 1 0 0 0 0
1 A7 A6 A5 0 0 1 0 0 1 A7 A6 0 0 1 0 0 0
0 A7 A6 A5 0 0 0 0 0 0 A7 A6 0 0 0 0 0 0
По третьему импульсу INTA на шину освобождается
старшая часть адреса соответствующей рутины обслуживания,
которая программируются как байт 2 инициализующей
последовательности (A8 - A15).
+D7--D6--D5--D4--D3--D2--D1--D0-+
A15 A14 A13 A12 A11 A10 A9 A8
iAPX 86, iAPX 88
Режим iAPX 86 аналогичен MCS-80 за тем исключением,
что процессором генерируется только два цикла подтверждения
прерывания и никакого кода CALL в процессор не выдается.
Первый цикл подтверждения прерывания аналогичен первому в
системе MCS-80/85, в котором 8259A использует его для
внутреннего замораживания состояний прерываний для
разрешения приоритетности, и как ведущая выдает код
прерывания код прерывания на каскадные линия по концу
импульса INTA. На этом первым цикле никакая информация не
выдается на процессор, а буфер шины данных запрещен. На
втором цикле подтверждения прерывания в режиме iAPX 86
ведущая 8259A (или ведомая если так запрограммировано)
посылает байт данных в процессор с кодом подтверждения
прерывания ( см. ниже) ( отметим, что состояние ADI
управляющего режима игнорируются, а A5-A11 не используются в
режиме iAPX 86).
D7 D6 D5 D4 D3 D2 D1 D0
7 T7 T6 T5 T4 T3 1 1 1
6 T7 T6 T5 T4 T3 1 1 0
5 T7 T6 T5 T4 T3 1 0 1
4 T7 T6 T5 T4 T3 1 0 0
3 T7 T6 T5 T4 T3 0 1 1
2 T7 T6 T5 T4 T3 0 1 0
1 T7 T6 T5 T4 T3 0 0 1
0 T7 T6 T5 T4 T3 0 0 0
